个人简历

2010.08-2013.09：法国巴黎高科电信学院-巴黎第六大学博士研究生，获工学博士学位；
2013.10-2015.03：巴黎高科电信学院博士后,负责欧盟尤里卡计划子课题；
2015.04-2017.12：巴黎高科电信学院通信电子系助理教授；
2018.02-目前：东南大学电子学院副研究员
2018-目前：国际电子电气工程师学会（IEEE）电路与系统分会，纳米与千兆系统程序委员会委员

【研究成果】
完成欧盟科技署尤里卡计划(Catrene-Eureka-2011)（课题负责人），完成法国科研署(ANR)国家项目一项及意法半导体纳米2017专项。在IEEE电路/器件可靠性各类期刊发表多篇论文，其中SCI论文30余篇，

研究领域

新型存储器件与电路（MRAM, TFET）硅基混合集成电路设计与方法学，高能效存算融合电路与系统""

近期论文

[1] Y Zhou, H Cai, B Liu, W Zhao, J Yang, MTJ-LRB: Proposal of MTJ-based Loop Replica Bitline as MRAM Device-Circuit Interaction for PVT-Robust Sensing, IEEE Trans. on Circuits and Systems II: Express Briefs, 2020
[2] Y Zhou, H Cai, L Xie, M Han, M Liu, S Xu, B Liu, W Zhao, J Yang, A Self-Timed Voltage-Mode Sensing Scheme With Successive Sensing and Checking for STT-MRAM, IEEE Trans. on Circuits and Systems I: Regular Papers, 2020
[3] H Cai, Y Wang, LNaviner, X Liu, W Shan, J Yang, W Zhao, Addressing failure and aging degradation in MRAM/MeRAM-on-FDSOI integration, IEEE Trans. on Circuits and Systems I: Regular Papers 66 (1), 239-250, 2019
[4] H Cai, Y Wang, L Naviner, W Zhao, Robust ultra-low power non-volatile logic-in-memory circuits in FD-SOI technology, IEEE Trans. on Circuits and Systems I: Regular Papers 64 (4), 847-857, 2017